Открыть боковую панель
CircuitGen
CircuitGen_Graph
Запросы на слияние
!57
feat(verilog): add parsing, storage, and emission of module parameters
Код
Ревью изменений
Проверить ветку
Скачать
Почтовые патчи
Простое отличие
Слиты
Соснин Артём Олегович
запросил слияние
revision-modules-verilog-support
в
main
Май 08, 2026
Обзор
0
Коммиты
2
Конвейеры
0
Изменения
4